Отмоделировать схему на мелкой логике.

Одним из способов задания структури ПЛИС есть ее виртуальное схемотехническое построение на базе элементов мелкой логики. Там-же можно ее и обкатать в симуляторе.
Не уверен , что можно натравить на некоторый входной файл с данными, но просто не искал.
Пользовался quartus под алтеры.
Где-то на коте в обучалке есть пару статей ,для затравки...

Такие вещи делаются на VHDL или Verilog, которые специально созданы для симуляции логики. А потом из этого же можно синтезирорать для FPGA или CPLD. Там же есть средства брать входной сигнал из фаила.

Ну и как на этих языках описать конкретные микросхемы 564 с их задержками ? Там-же схему не нарисуешь - там надо описать логику работы устройства, а она как-раз неизвестна.

Если схема известна, то моделируется она легко. Делаются примитивы отдельных вентилей с задержками. Из них согласно схеме собирается "конкретная микросхема 564" если не известно логика работы этой самой микросхемы. А если известна, то описывается ее поведение а дальше собирается блок из этих модулей. Я же вам давал ссылку.

Ну еще тут почитайте:
http://www.asic-world.com/verilog/gate1.html